インテル、PowerVia 背面電力供給テクノロジーの詳細を発表

Le caratteristiche principali dei nodi 18A e 20A di Intel sono state rivelate Lunedì Intel ha rivelato i dettagli

Intelの18Aおよび20Aノードの重要な機能が明らかに

Intelは月曜日、Intel 18Aおよび20A（18/20オングストローム、1.8/2.0nmクラス）製造プロセスの一部となる裏面電力供給ネットワーク（BS PDN）の実装について詳しく説明した。さらに、同社は、このテクノロジーが最高の BS PDN に特化して設計された内部 Intel 4 + PowerVia ノードに提供される利点についての詳細情報も明らかにしました。

Intel の 18A および 20A 製造テクノロジーでは、RibbonFET ゲートオールアラウンド電界効果トランジスタ (GAAFET) と PowerVia 背面電力供給ネットワークという 2 つの重要な革新が導入されます。 GAA トランジスタの利点については以前に説明したので、今日の発表の範囲を超えています。代わりに、背面の電力供給に焦点を当てます。

裏面電源レールは、電源配線と I/O 配線を分離し、電源ラインをウェーハの裏側に移すことを目的としています。この方法は、バックエンドオブライン (BEOL) でのビア抵抗の増加などの問題に対処し、最終的にはトランジスタの性能を向上させ、消費電力を削減します。また、データ線と電源線の間で発生する可能性のある干渉が排除され、ロジックトランジスタの密度が向上します。時間が経つにつれて、BD PDN は標準のチップ機能になるでしょうが、現時点ではインテルはこれを、2003 年の 90nm のひずみシリコン、ハフニウムに似た主要な画期的なイノベーションであると考えています。 2007 年には 45nm で、2012 年には 22nm で FinFET ベースの High-K メタルゲートが開発されました。

Intelによると、裏面PDNを内部プロセスノード上のテストチップに実装すると、クロック速度が6%以上向上し、IR電圧降下が30%減少し、Eコアダイの広い領域でのセル使用率が向上したという。 90％以上に。利点にもかかわらず、背面電力供給の実装と構築は、いくつかの理由から課題です。

バックサイド PDN の構築は、従来のフロントサイド電源供給とは大きく異なります。最近では、最先端のチップの製造も非常に簡単になっています。すべてのウェーハの製造は、EUV スキャナなどの最も洗練された製造ツールを使用して、ピッチが 30nm (Intel 4 ノードの場合) ほどの最も複雑な M0 トランジスタ層から始まります。次に、チップメーカーは、最初の層の上にそれほど複雑ではないトランジスタ層を構築し、すべての層を接続してすべてのトランジスタに電力を供給する必要があるため、サイズを徐々に大きくしていきます。I/O および電力用の実際の物理ワイヤは、トランジスタ層と比較すると巨大に見えます。インテルの PowerVia BS PDN を搭載したチップを搭載したウェハーの処理には、すべての複雑なロジック層と信号線の作成が含まれ、その後ウェハーを反転して電力供給ネットワークを構築する必要があります。ロジックのトップ」。紙の上では、そのような「反転」は大したことのようには見えません。ただし、ロジックトランジスタの上に PDN を構築するためのウェーハからの「余分な」シリコンの除去、CMP 洗浄、計測、リソグラフィ、エッチングなど、かなりの数のプロセスステップが追加されます。そのようなプロセスループには工場の最先端のツールは必要ありませんが、それでも費用がかかります。実際、Intel のスライドでは、Intel 4 プロセステクノロジでは 15 のメタリック層と 1 つの再配布層 (RDL) が使用されているのに対し、Intel 4 + PowerVia では 14 の前面層、4 つの背面層、および RDL が使用され、層の合計数が増加していることが示されています。 18+RDLまで。

Intelの技術開発担当バイスプレジデントのBen Sell氏は、「従来と同様にトランジスタが最初に構築され、次に相互接続層が追加される」と述べた。「ここからが楽しい部分です。ウェーハをひっくり返し、すべてを研磨して、電源用のワイヤ[…]が接続される最下層を露出させます。私たちはそれをシリコン技術と呼んでいますが、これらのウェーハ上に残っているシリコンの量は実際にはtiny."裏側 PDN については、考慮すべき要素がいくつかあります。まず、製造プロセスが大幅に変更されるため、インテルは大幅な変更にもかかわらず高い歩留まりを確保する方法を見つける必要がありました。第 2 に、Intel はバックサイド PDN が現在の PDN と同じくらい信頼性があり、意図したとおりに動作することを確認する必要がありました。第三に、I/O ワイヤと電源ワイヤがトランジスタの両側に配置されているため、チップの冷却は今後ますます困難になるでしょう。第 4 に、Intel はトランジスタ層にアクセスするために裏面の電源相互接続を削除する必要があるため、チップのデバッグが大幅に困難になります。Intel の PowerVia プロセスには別の特殊性もあります。インテルはウェーハの裏面から余分なシリコンを除去するため、ウェーハの剛性が失われると考えており、そのためウェーハの信号側にキャリアウェーハを接着して構造を保持している。そのキャリアウェーハも最終的には薄くなりますが、その追加も複雑な (そしておそらく必要な) プロセスステップになります。Intel の PowerVia 背面 PDN に関するもう 1 つの点は、BS PDN で埋め込み電源レールを使用せず、代わりに依存することです。シリコンビア (TSV) を介してナノスケールでトランジスタ層に電力を供給します。これが、同社が自社のテクノロジーを PowerVia と呼ぶ理由であることは明らかです。

インテルはもはや最高のプロセス技術を備えたチップ市場の紛れもないリーダーではないため、同社は次世代ノードの 1 つで潜在的な障害点をリスクにさらすわけにはいきません。そのため、RibbonFET GAA トランジスタと PowerVia BS PDN の開発を分離し、通常の PDN を使用してリボンFET を処理し、実績のある FinFET を使用して PowerVia をデバッグすることで、開発プロセスを少し容易にしました。

PowerVia 背面電源供給ネットワークをテストするために、Intel は実績のある FinFET トランジスタを使用する Intel 4 ノードに基づく特別な製造プロセスを構築しましたが、従来の電源レールの代わりに背面電源レールが付属しています。このプロセスは当然 Intel 4 + PowerVia と呼ばれ、コードネーム Blue Sky Creek という 1 つのテストチップに使用されます。Intel の Blue Sky Creek テストチップは 2 つのダイを使用し、それぞれが Crestmont マイクロアーキテクチャに基づく 4 つのエネルギー効率の高いコアを備えています。これらは、1.1 ボルトで 3 GHz で動作するように設計されています。テスト車両は 2 つの目的のみを目的として設計されました。1 つは、PowerVia BS PDN の利点を調査すること、もう 1 つは、発電量、PDN の信頼性、チップ、冷却、デバッグ。

歩留まりに関して、Intel は、Intel 4 に実装されたテストチップの欠陥密度と Intel 4 + PowerVia に実装されたテストチップの欠陥密度はほぼ同じであると述べています。信頼性とトランジスタ特性の目標も、生産に必要な期待を満たしていました。さらに、テスト車両のサーマルは期待どおりでした。一方、Intelは、背面PDNでは冷却が課題になることを認めているため、次世代チップを冷却するための新しい熱緩和スキームを開発した。「通常、シリコン側も放熱に使用します」とセル氏は説明した。「それで、トランジスタをサンドイッチ状に配置したところ、問題は『熱の問題はあるのでしょうか? 局所的に大量の加熱が発生しているでしょうか?』ということです。この時点で、おそらく答えは「いいえ」と推測できるでしょう。「デバッグはおそらく最も複雑な部分の 1 つでしたが、幸運なことにインテルの検証エンジニアはその困難を克服する方法を見つけました。」多くの懸念やためらいがありましたが、それはおそらくそうでした。理解するのが最も難しいのは、この新しい裏面電源供給でデバッグを行う方法です」とセル氏は語った。「状況をさらに困難にするために、テストチップ設計チームは、検証チームが知らないうちに、意図的にいくつかの「イースターエッグ」エラーをチップに追加しました。良いニュース? 彼らはバグを発見しました。私たちはここ数年間で大きな進歩を遂げました。これらのデバッグ機能の開発とブルースカイクリークでの実証に何年も費やしました。」

PowerVia バックサイド電力供給ネットワークを使用する Intel の最初の一般公開されたプロセステクノロジは、20A ノードと 18A ノードとなり、それぞれ 2023 年下半期と 2024 年上半期に生産準備が整います。 20A 製造プロセスで製造されるインテル初のクライアント CPU は Arrow Lake で、2024 年中頃かそれ以前に発売される予定です。インテルの 18A および 20A 製造テクノロジーは、自社製品とインテルファウンドリーサービスの顧客の両方のために開発されています。したがって、PowerVia はインテルとその IFS クライアントの両方にとってメリットとなることが約束されています。 PowerVia BS PDN が具体的なメリットとなるかどうかは時間が経てばわかることですが、TSMC は同様のテクノロジーを提供する予定であるため、裏側電力供給を備えたチップを製造する準備ができている最初の企業がインテルであることは注目に値します。 2026 年後半から 2027 年初頭まで。

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アントン・シロフは、Tom's Hardware US のフリーランスニュースライターです。過去数十年にわたり、CPU や GPU からスーパーコンピューター、最新のプロセステクノロジーや最新のファブツールからハイテク業界のトレンドに至るまで、あらゆるものをカバーしてきました。

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