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Dec 30, 2023

インテルがすべて

L’introduzione di nuove tecnologie nei computer all’avanguardia comporta molti rischi.

最先端のコンピューターチップの新技術の導入には多くのリスクが伴います。 そのため、Intel 幹部が来年、新しいトランジスタである RibbonFET とそれに電力を供給する新しい方法である PowerVia の両方を同時に導入するという計画の実行に慎重になったのも当然です。

この危険行為のリスクを軽減するために、同社は Intel の現行世代のトランジスタと PowerVia を組み合わせたプロセッサ コアを構築し、テストしました。 結果として得られたコアでは、周波数が 6% 以上向上し、よりコンパクトな設計となり、電力損失が 30% 減少しました。 同様に重要なことは、裏面電源を搭載してもチップのコストが高くなったり、信頼性が低下したり、欠陥のテストが難しくなったりするものではないことがテストで証明されたということです。 インテルは、来週東京で開催される VLSI テクノロジーと回路に関する IEEE シンポジウムで、これらのテストの詳細を発表します。

「私たちは、PowerVia についてすべてを理解し、次のステップに進んで、RibbonFET と統合できるように確実にリスクを回避したいと考えていました」と Intel の技術開発担当副社長、Ben Sell は述べています。

PowerVia は、背面電源供給と呼ばれるテクノロジの Intel バージョンです。 現在、チップはシリコンの表面にあるトランジスタと、それらに電力を供給し、その上に構築されたデータ信号を送信するすべての相互接続で構築されています。 裏面電源により、シリコンの下に電力を供給するすべての相互接続が削除されます。 これには主に 2 つの効果があります。 まず、シリコン上にデータ相互接続のためのスペースがより多く残されます。 第 2 に、電力相互接続を大きくできるため、抵抗が小さくなります。

裏面電力供給により、電力相互接続がシリコンの上から下に移動します。Intel

この組み合わせにより、いくつかの点でパフォーマンスが向上します。 まず、電力が流れる経路が容易になるため、CPU 上の回路の電圧降下が少なくなります。 言い換えれば、たとえばロジックの大きなブロックがオンになったために電流の需要が増加した場合でも、過渡的な電圧降下は小さくなります。 ドループが少なくなると、トランジスタをより高速に動作させることができます。

第 2 に、コアをよりコンパクトにできるため、論理セル間の相互接続の長さが短くなり、速度が向上します。 プロセッサ コアを構成する標準ロジック セルがチップ上に配置される場合、相互接続の混雑によりセルが完全に詰め込まれず、セル間に大量の空白スペースが残ります。 データ相互接続間の混雑が少なくなると、セルはより緊密に結合され、一部の部分は最大 95% 充填されます。 セル氏によれば、これは2桁の改善だという。 さらに、混雑がないため、最小の相互接続の一部が少し広がることができ、パフォーマンスを妨げる寄生容量が減少しました。

これらの利点による 6% の利益は、チップメーカーがトランジスタを 1 つのテクノロジー ノードから次のテクノロジー ノードにスケールダウンした場合に通常得られる利益の約半分に相当します。 PowerVia は、トランジスタに変更を加えずにそれを提供します。

PowerVia 対応チップの作成にはいくつかの追加手順が必要であり、チップ内にシリコンがほとんど残らないという異常な結果が生じます。 物事はごく普通に始まります。トランジスタ (この場合は Intel 4 プロセスを使用して作られた FinFET) は、いつものようにシリコンの表面に構築されます。 主な違いは、深くて狭い穴のグループもドリルで開けられ、その後金属で埋められることです。 これらのナノ TSV (シリコン貫通ビア用) は後で重要になります。 そこから、トランジスタの上に相互接続層が形成され、トランジスタが論理セルやより大きな回路に接続されます。 ここまでは普通ですね。

その後、プロセスが変わります。 キャリアウェーハと呼ばれるブランクのシリコンウェーハがこれらの相互接続の上部に接着され、全体が裏返されます。 次に、元のウェーハの底部 (現在は上部) が、ナノ TSV の端が露出するまで研磨されます。 その時点で、比較的分厚い相互接続の層が構築されてナノ TSV に接続され、背面の電力供給ネットワークが形成されます。 これらの相互接続層は、チップをパッケージおよびコンピュータの残りの部分に接続するボンド パッドで終端します。

したがって、結果として得られるチップは、サポート用のブランクシリコンの大きな層、データ相互接続の層、消えゆくほど狭いシリコントランジスタの層、および電源相互接続の層で構成されます。

この PowerVia 対応プロセッサのシリコンを見つけるのは困難です。 (ヒント: 中央の白い部分です。) チップの大部分は、上部の信号相互接続と、トランジスタの下のより分厚い電源相互接続で構成されています。 インテル

シリコンの両面に相互接続を構築する必要があるため、チップのコストが跳ね上がると予想されるかもしれません。 しかし、Intel は早い段階で、そうではない理由に気づいたと Sell 氏は言います。 M0 と呼ばれる、最小で最も密に詰まった相互接続層は、製造コストも最も高くなります。 チップ製造で最も高価なステップである極紫外線リソグラフィーを複数回通過する必要がある場合があります。 しかし、邪魔になる電源相互接続がなければ、M0 層の配線は現在よりも 6 ナノメートル離れている可能性があります。 それは大したことではないように思えるかもしれませんが、それは、それらを作るのに必要な EUV の労力が少なくて済むことを意味します。 来年導入されるこのプロセスとその後継プロセスについては、「それほど積極的に拡張しないことで得られるコスト削減は、裏側の電力供給プロセスによる追加コストを補って余りある」とセル氏は言う。

PowerVia の計画がうまくいくには、テクノロジーが特定の基準を満たす必要がありますが、そのほとんどは事態を悪化させないことに関係しています。トランジスタは、はるかに薄いシリコン層に存在しているにもかかわらず、同様に機能する必要がありました。 電力供給ネットワークは、シリコンの前面に構築されたものと同じくらい信頼性が高くなければなりません。 トランジスタが相互接続層の間に挟まれているにもかかわらず、シリコン内で発生する熱を制御不能にすることはできませんでした。 また、IC をデバッグして設計上の欠陥を特定する能力を妨げることはできません。

これらの基準を満たすには、ある程度の努力が必要でした。 たとえば、トランジスタに影響を与えないように電源相互接続プロセスを調整する必要がありました。 そしてインテルは、熱の問題を抑えるためにいくつかの設計ルールを設定する必要がありました。 また、デバッグを機能させるための新しい方法を考え出す必要もありました。

それに加えて、インテルのエンジニアは、PowerVia チップの歩留まり (ウェーハあたりの良品チップの割合) が、たとえこれらの特定のチップが決して販売されないとしても、大量生産に達するために目標を達成していることを確認する必要がありました。 ここでの目標は、Intel 4 PowerVia チップの歩留まりを 9 か月前の Intel 4 チップの歩留まりと一致させることでした。 Intel 4 の歩留まりの向上が PowerVia の実験に反映されるまでには時間がかかるため、PowerVia チップは常に遅れをとっていた。 「私たちはそれよりも少しだけうまくやりました」とセル氏は言います。 PowerVia の利回り曲線は Intel 4 をわずか 6 か月追従しています。

PowerVia のプロセスが完成したため、Intel 4 から 20A と呼ばれる次のノードへの移行を完了するために Intel が行う必要がある唯一の変更はトランジスタです。 Intel がナノシート、つまりゲートオールアラウンドのトランジスタを取り入れた RibbonFET は、すでに確立されている相互接続スキームに組み込まれます。

すべてが順調に進み、セル氏がすべてうまくいっていると述べた場合、2024 年には 20A プロセスで同社の Arrow Lake CPU が製造されることになります。18A と呼ばれる次のテクノロジー世代は、インテル製品とファウンドリ顧客の両方を対象としています。

成功すれば、ナノシートトランジスタと裏面電源の両方の提供において、インテルはTSMCやサムスンよりも先に立つことになる。 サムスンはすでにゲートオールラウンドデバイスに移行しており、いつ背面電源を統合するかは不明だ。 TSMCは2025年にゲートオールラウンドデバイスを提供する予定だが、裏面電源供給は少なくとも2026年までは追加しない予定だ。