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Dec 29, 2023

imecが潜水艦を明らかに

I chip diventano 3D quando si restringono al di sotto di 1 nm. L'Imec più evoluto al mondo

チップは 1nm 以下に縮小すると 3D になります。

世界で最も先進的な半導体研究会社である imec は、最近ベルギーのアントワープで開催された ITF World イベントで、サブ 1nm シリコンとトランジスタのロードマップを共有しました。 このロードマップは、TSMC、Intel、Nvidia、AMD、Samsung、ASML などの業界大手と協力して、同社が研究所で研究開発する次の主要なプロセス ノードとトランジスタ アーキテクチャの 2036 年までのスケジュールを示しています。他の多くの人の中でも。 同社はまた、同社が CMOS 2.0 と呼ぶものへの移行について概説しました。これには、L1 キャッシュや L2 キャッシュなどのチップの機能ユニットを、今日のチップレットベースのアプローチよりも高度な 3D 設計に分割することが含まれます。オングストロームは 1nm に等しいため、Imec のロードマップには「1nm」未満のプロセス ノードが含まれます。 ロードマップでは、標準の FinFET トランジスタは 3nm まで持続するが、その後は新しいゲート オール アラウンド (GAA) ナノシート設計に移行し、2024 年に大量生産に入ることが示されています。 imec は 2nm および A7 (0.7nm) のフォークシート設計への進路図を示しています、それぞれ、A5 と A2 の CFET や原子チャネルなどの画期的な設計が続きます。

これらのより小さなノードへの移行は時間の経過とともに高価になり、単一の大きなダイでモノリシック チップを構築する標準的なアプローチはすでにチップレットに取って代わられています。 チップレットベースの設計では、さまざまなチップ機能を互いに接続された個別のダイに分割し、トレードオフはあるものの、チップを 1 つのまとまりのあるユニットとして機能させることができます。Imec の CMOS 2.0 パラダイムのビジョンには、チップをさらに小さな部分に分割し、キャッシュとメモリを分割することが含まれています。異なるトランジスタを備えた独自のユニットに分割され、他のチップ機能の上に 3D 配置で積み重ねられます。 この方法論は、すべての電力をトランジスタの背面を介してルーティングする裏面電力供給ネットワーク (BPDN) にも大きく依存します。 imec ロードマップと新しい CMOS 2.0 方法論を詳しく見てみましょう。

上記のアルバムでわかるように、業界はノードの進歩に伴い一見克服不可能な課題に直面していますが、特に機械学習と AI において、より多くのコンピューティング パワーに対する需要が飛躍的に増加しています。 その要求を満たすのは簡単ではありませんでした。 ハイエンドチップでは消費電力が着実に増加している一方で、コストは急上昇しています。CMOSの動作電圧が頑固に0.7ボルト以下に下がろうとしないため、電力のスケーリングは依然として課題であり、より大きなチップへのスケールアップの継続的な必要性により、電力と冷却の課題が生じています。そして、予測可能なムーアの法則に従ってトランジスタ数が倍増し続ける一方で、現代の計算能力に大きく遅れをとっている相互接続帯域幅の制限など、他の基本的な問題もチップの新世代ごとにますます問題になっています。 CPU と GPU により、パフォーマンスが妨げられ、追加のトランジスタの有効性が制限されます。

ただし、より高速で高密度のトランジスタが最優先であり、これらのトランジスタの最初の波は、今日の主要なデバイスに電力を供給しているトリプルゲート FinFET に代わる、2024 年にデビューする 2nm ノードのゲート オール アラウンド (GAA)/ナノシート デバイスで登場します。 -エッジチップ。 GAA トランジスタは、複数のフィンと同じ駆動電流を使用しながら、トランジスタのスイッチングを高速化するなど、トランジスタ密度と性能を向上させます。 チャネルがゲートで完全に囲まれているため、リークも大幅に減少し、チャネルの厚さを調整することで消費電力またはパフォーマンスを最適化できます。すでにいくつかのチップメーカーがこのトランジスタ技術のさまざまなバリエーションを採用しているのを見てきました。 業界リーダーのTSMCは、GAAを搭載したN2ノードを2025年に導入する予定であるため、新型トランジスタを採用するのは同社が最後となる。 「Intel 20A」プロセスノードを備えたIntelのクアッドシートRibbonFETは、それぞれが完全にゲートで囲まれた4つの積層されたナノシートを特徴としており、2024年にデビューする予定である。製品出荷用にGAAを最初に製造したのはSamsungだが、少量のSF3Eパイプはクリーナーノードは大量生産されません。 代わりに、同社は 2024 年に大量生産向けの先進的なノードをデビューさせる予定です。念のため言っておきますが、10 オングストローム (A) は 1 nm に相当します。 つまり、A14 は 1.4nm、A10 は 1nm、そして 2030 年の時間枠では A7 でサブ 1nm 時代に突入します。 ただし、これらの指標はチップ上の実際の物理寸法と一致しないことが多いことに注意してください。Imec は、フォークシート トランジスタが 1nm (A10) で始まり、A7 ノード (0.7nm) まで続くことを期待しています。 2 番目のスライドでわかるように、この設計では NMOS と PMOS を個別にスタックし、さらに誘電体バリアで分割しているため、パフォーマンスの向上や密度の向上が可能になります。相補型 FET (CFET) トランジスタは、最初に設置面積をさらに縮小します。 2028 年には 1nm ノード (A10) が登場し、より高密度の標準セル ライブラリが可能になります。 最終的には、アトミック チャネルを備えたバージョンの CFET が登場し、パフォーマンスとスケーラビリティがさらに向上するでしょう。 CFET トランジスタの詳細については、こちらをご覧ください。N および PMOS デバイスを相互に積層して、高密度化を実現します。 CFETは、ナノシートデバイスのスケーリングの終わり、そして目に見えるロードマップの終焉を示すべきである。しかし、性能、電力、密度のスケーリングの壁を打ち破るには、他の重要な技術が必要となるだろう。imecは、それには新しいCMOS 2.0パラダイムが必要になると想定しており、システム テクノロジーの協調最適化 (SCTO)。

最も高いレベルでは、システム テクノロジの協調最適化 (STCO) では、システムとターゲット アプリケーションのニーズをモデル化し、その知識を使用してチップの作成に必要な設計上の決定を行うことにより、設計プロセスを再考する必要があります。 この設計手法では、多くの場合、電力供給、I/O、キャッシュなど、モノリシック プロセッサの一部として通常見られる機能ユニットを「分解」し、それらを別個のユニットに分割して、異なる機能を使用して必要なパフォーマンス特性に合わせて各ユニットを最適化します。標準チップ設計を完全に細分化する目的の 1 つは、キャッシュ/メモリを 3D スタック設計の独自のレイヤーに分割することです (これについては後述します)。ただし、これには次のことが必要です。チップスタックの最上部の複雑さを軽減します。 トランジスタを相互に配線し、通信 (信号) と電力供給の両方を可能にすることに焦点を当てたバックエンド オブ ライン (BEOL) プロセスの刷新が、この取り組みの鍵となります。チップの最上部からチップまで電力を供給する今日の設計とは異なります。裏面配電ネットワーク (BPDN) は、TSV を使用してすべての電力をトランジスタの裏面に直接配線するため、反対側の通常の位置にあるデータ伝送相互接続から電力供給を分離します。 電源回路とデータを伝送する相互接続を分離することで、電圧垂下特性が改善され、より高速なトランジスタのスイッチングが可能になると同時に、チップ上でのより高密度な信号配線が可能になります。 ルーティングが簡素化され、抵抗と静電容量が低減され、より高速な配線が可能になるため、シグナルインテグリティにもメリットがあります。電力供給ネットワークをチップの底部に移動することで、ダイの上部でのウェハ間のボンディングが容易になり、スタックロジックの可能性が解放されます。記憶の上で。 Imec は、グローバル相互接続やクロック信号など、他の機能をウェハの裏側に移動する可能性さえも構想しています。Intel はすでに、PowerVIA と呼ばれる独自バージョンの BPDN 技術を発表しています。これは 2024 年に 20A ノードでデビューする予定です。 Intel は、今後開催される VLSI イベントでこのテクノロジーの詳細を明らかにする予定です。 一方、TSMCは、2026年に大量生産を開始するN2PノードにBPDNを導入することも発表しているため、この技術ではかなり長い間Intelに遅れることになる。 サムスンも 2nm ノードでこの技術を採用すると噂されています。

CMOS 2.0 は、完全 3D チップ設計を含む、将来のチップ設計に対する imec のビジョンの集大成です。 AMD の第 2 世代 3D V キャッシュによるメモリ スタッキングはすでに見られており、L3 メモリをプロセッサの上にスタックしてメモリ容量を増やしていますが、imec では、L1、L2、L3 キャッシュを備えた独自の層にキャッシュ階層全体が含まれることを想定しています。キャッシュの各レベルは、タスクに最適なトランジスタで作成されます。これは、SRAM の古いノードを意味します。これは、SRAM のスケーリングが遅くなり始めているため、より重要になってきています。ものすごく。 SRAM のスケーリングの縮小により、キャッシュが消費するダイの割合が高くなり、MB あたりのコストが増加し、チップメーカーが大規模なキャッシュを使用する意欲がなくなりました。 そのため、3D スタッキングを使用したキャッシュの密度の低いノードへの移行に伴うコスト削減により、これまでよりもはるかに大きなキャッシュが必要になる可能性もあります。 3D スタッキングは、正しく実装されていれば、大規模なキャッシュに伴うレイテンシの懸念を軽減するのにも役立ちます。これらの CMOS 2.0 技術は、ウエハ間ハイブリッド ボンディングなどの 3D スタッキング テクノロジを利用して、ダイツーダイの直接 3D 相互接続を形成します。詳細については、こちらをご覧ください。上記のアルバムでわかるように、Imec には、3D 設計を結び付ける相互接続の継続的な縮小を概説する 3D-SOC ロードマップもあります。これにより、将来的にはより高速で高密度な相互接続が可能になります。 これらの進歩は、今後数年間で、より新しいタイプの相互接続と処理方法を使用することによって実現されるでしょう。

大学間マイクロエレクトロニクス センター (imec) についてはあまり馴染みがないかもしれませんが、世界で最も重要な企業の 1 つにランクされています。 imec はシリコンスイスのようなものだと考えてください。 Imec は業界の静かな礎として機能し、AMD、Intel、Nvidia、TSMC、Samsung などの強力なライバルを ASML やアプライド マテリアルズなどのチップ ツール メーカーと結び付け、Cadence や Applied Materials などの重要な半導体ソフトウェア設計会社 (EDA) は言うまでもなく、シノプシスなどは非競争環境にある。

このコラボレーションにより、両社は協力して、世界に電力を供給するチップの設計と製造に使用する次世代のツールとソフトウェアのロードマップを定義することができます。 チップ製造プロセスの大幅なコストと複雑さの増加に直面して、標準化されたアプローチが最も重要です。 最先端のチップメーカーは、少数の重要なツールメーカーから供給された同じ機器の多くを使用しているため、ある程度の標準化が必要であり、物理法則を回避するには10年前から開始できる研究開発の取り組みが必要であるため、imecのロードマップは広範な情報を提供します。半導体産業の今後の進歩を展望します。

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Paul Alcorn は、Tom's Hardware US の副編集長です。 CPU、ストレージ、エンタープライズ ハードウェアに関するニュースやレビューを執筆しています。

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